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个人介绍

相识路科

我在报名路科后开始以高三考生般的热情去学习，一开始我沉迷于刷课的快感，感觉看完一个视频后就仿佛学会了一样。但事实证明这样的学习方式效率极其低下，最重要的是自己去梳理知识点的过程，每学完一个部分就按照打卡要求去做思维导图，这样知识点在脑中就会更加清晰。同时可以找到几位志同道合的朋友建立一个互助群，可以在心态上互相鼓励，而学习上的问题则可以放到大群，记得大群的热心大佬帮我解答过数不清的疑惑。

此外，有的同学可能会问是否有必要学习设计，我觉得设计和验证是分不开的。所以对于时间充裕的同学来说，我强烈建议静下心来学习数电和verilog，可以在学习验证的过程中穿插着学习设计的知识，这对于初学者特别是转行的选手来说极其重要，这会构建你的整个芯片世界观。有设计才有验证，我强烈建议有时间的同学学习如何写verilog，在你可以熟练的写一些设计代码后，遇到的不懂的验证都可以去写verilog，随后写tb去进行实操，从而自己解答自己的疑惑。其实后面参加实习乃至于参加工作，公司无一例外是要求我们从设计电路开始学习，每每经历一轮设计到验证，我对芯片开发的前端流程便愈发熟悉。

说回学习历程，路科的初学项目是MCDF，我在学习前面两个lab的时候还感觉比较轻松，但是到lab3往后，就感觉难度陡然增加，到后面，我在lab4或lab5上花费的时间是前面两个lab的10倍时间。那段时间我有过怀疑，但从未放弃。直到学完sv，我才如释重负，感觉像是跨越了一座大山。而后面学习到UVM，我才发现学习UVM仿佛需要跨越三座大山。学习UVM的项目依旧是MCDF，但是区别在于大量UVM核心范式的学习和应用。UVM是一个成熟的验证框架，初学者要想掌握真的是比较难的，我只能先去熟悉相应的概念，factory，phase等等，以及各个组件之间的关系等等。随后是手敲代码，在整个学习期间我都是摹写代码，但是从后面的应用上来说，我发现UVM就是套模版，所以我们并不需要对UVM感到恐惧，它只是一个模版，我们并不需要去学习如何做一个模板，我们需要学习的是如何去套这个模板。

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